職位描述
Verilog HDL
崗位職責(zé):
1、開(kāi)展6G基站原型樣機(jī)的FPGA總體架構(gòu)設(shè)計(jì)及模塊功能需求分解，針對(duì)物理層硬件加速，進(jìn)行FPGA的資源評(píng)估、模塊設(shè)計(jì)、代碼編寫(xiě)、仿真及優(yōu)化迭代；
2、聯(lián)合合作伙伴開(kāi)展原型樣機(jī)的開(kāi)發(fā)、調(diào)試、優(yōu)化，并指導(dǎo)在樣機(jī)中對(duì)關(guān)鍵算法進(jìn)行驗(yàn)證和優(yōu)化；
3、結(jié)合產(chǎn)業(yè)上下游最新進(jìn)展，對(duì)6G原型樣機(jī)的整機(jī)FPGA架構(gòu)和設(shè)計(jì)進(jìn)行優(yōu)化迭代。
任職要求:
意向?qū)I(yè)：通信、電子、或計(jì)算機(jī)等相關(guān)專(zhuān)業(yè)。
語(yǔ)言能力：能夠熟練查閱英文文獻(xiàn)，具備較強(qiáng)的英文寫(xiě)作能力和基本聽(tīng)說(shuō)能力。
技能要求：
1、碩士及以上學(xué)歷，5年以上相關(guān)領(lǐng)域工作經(jīng)驗(yàn)；
2、熟悉Altera或Xilinx 等FPGA器件，熟悉VHDL/Verilog邏輯設(shè)計(jì)開(kāi)發(fā)語(yǔ)言，熟悉PCIe、DDR相關(guān)IP核的使用，可獨(dú)立完成FPGA邏輯設(shè)計(jì)，具備較強(qiáng)的分析和解決問(wèn)題能力；
3、熟悉4G\5G基站整體架構(gòu)、協(xié)議，有基站物理層硬件開(kāi)發(fā)經(jīng)驗(yàn)優(yōu)先；
4、掌握ISE或Vivado集成開(kāi)發(fā)工具，掌握數(shù)字電路調(diào)試及測(cè)試技術(shù)；熟練使用高速示波器、邏輯分析儀等數(shù)字儀器。
素質(zhì)要求：
1、積極、主動(dòng)，有高度的責(zé)任心，勇于承擔(dān)公共事務(wù)；
2、良好的表達(dá)能力、溝通技巧和團(tuán)隊(duì)合作精神；
3、學(xué)習(xí)能力強(qiáng)，思路清晰，善于思考和總結(jié)，具備一定創(chuàng)新精神。
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工作地點(diǎn)
北京西城區(qū)中國(guó)移動(dòng)創(chuàng)新大樓
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