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信號處理工程師（FPGA&算法方向）招聘細則

一、崗位職責(zé)

1. 負責(zé)雷達、通信等領(lǐng)域的數(shù)字信號處理算法設(shè)計、仿真與驗證，包括但不限于濾波、傅里葉變換、調(diào)制解調(diào)、波束賦形等。
2. 主導(dǎo)基于FPGA的信號處理系統(tǒng)開發(fā)，完成FPGA邏輯設(shè)計、代碼編寫（Verilog/VHDL）、時序約束、綜合與實現(xiàn)，確保系統(tǒng)性能達標。
3. 參與信號處理算法的硬件加速優(yōu)化，解決FPGA開發(fā)中的時序收斂、資源占用過高、數(shù)據(jù)吞吐瓶頸等問題。
4. 配合測試團隊搭建驗證平臺，制定測試方案，完成FPGA原型驗證與產(chǎn)品級功能、性能測試，輸出測試報告并迭代優(yōu)化。
5. 撰寫技術(shù)文檔，包括算法設(shè)計文檔、FPGA開發(fā)手冊、接口協(xié)議文檔等，保障研發(fā)過程可追溯。

二、任職要求

（一）核心技能要求

1. 學(xué)歷與專業(yè)：本科及以上學(xué)歷，電子信息工程、通信工程、自動化、微電子等相關(guān)專業(yè)，3年及以上相關(guān)工作經(jīng)驗。
2. 算法能力：精通數(shù)字信號處理基礎(chǔ)理論與常用算法，具備獨立設(shè)計、優(yōu)化算法的能力，能使用Matlab/Python完成算法建模與仿真。
3. FPGA開發(fā)能力：精通Xilinx/Altera FPGA架構(gòu)，熟練使用Vivado/Quartus等工具進行邏輯開發(fā)、時序分析與優(yōu)化；有高速接口（DDR3/4、PCIE、SATA、LVDS）開發(fā)經(jīng)驗者優(yōu)先。
4. 編程能力：熟練掌握C/C++語言，具備嵌入式系統(tǒng)（如ARM、PowerPC）軟件開發(fā)經(jīng)驗，能完成FPGA與嵌入式CPU的數(shù)據(jù)交互、控制邏輯開發(fā)。

（二）加分項

- 有雷達信號處理（如脈沖壓縮、CFAR檢測）、軟件無線電（SDR）、圖像處理等領(lǐng)域項目經(jīng)驗。
- 熟悉HLS（高層次綜合）工具，能通過C/C++自動生成FPGA邏輯，提升開發(fā)效率。
- 具備團隊協(xié)作與跨部門溝通能力，能快速響應(yīng)項目需求，解決技術(shù)難題。