職位描述
計(jì)算機(jī)軟件
崗位職責(zé)：
1.參與RDMA網(wǎng)卡相關(guān)需求分析與討論，完成FPGA子系統(tǒng)或模塊的規(guī)格定義與微架構(gòu)設(shè)計(jì) 。
2.撰寫模塊子系統(tǒng)的設(shè)計(jì)文檔，開發(fā)RTL代碼，完成模塊單元仿真 。
3. 配合驗(yàn)證團(tuán)隊(duì)完成仿真驗(yàn)證流程。
4.負(fù)責(zé)相應(yīng)模塊的邏輯綜合，時序收斂，設(shè)計(jì)優(yōu)化和上板調(diào)試 。
5.參與FPGA原型平臺搭建與功能測試，配合軟件團(tuán)隊(duì)完成軟件開發(fā)和系統(tǒng)測試 。
任職資格：
1. 熟悉verilog，system verilog等編程語言，5年以上相關(guān)開發(fā)經(jīng)驗(yàn)。
2. 熟悉Shell、TCL、Python等腳本語言及l(fā)inux開發(fā)環(huán)境 。
3.熟練掌握VCS，Verdi，modelsim，Spyglass，Vivado，Quartus等工具。
4. 熟悉以太網(wǎng)，TCP/IP，RDMA等協(xié)議原理，有RDMA網(wǎng)卡/數(shù)通產(chǎn)品開發(fā)經(jīng)驗(yàn)者。
工作地點(diǎn)
合肥蜀山區(qū)中德合作創(chuàng)新園10號樓
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