崗位職責(zé):
1. 跟蹤業(yè)界主流CPU平臺(tái),主導(dǎo)內(nèi)存模組(DDR4/DDR5/LPDDR5)原理圖設(shè)計(jì);
2. 開發(fā)驗(yàn)證板以及CPU平臺(tái)服務(wù)器主板硬件方案,優(yōu)化高速信號(hào)完整性(阻抗控制、串?dāng)_抑制);
3. Module關(guān)鍵器件導(dǎo)入驗(yàn)證,包括PMIC/RCD/SPD Hub等關(guān)鍵器件選型與驗(yàn)證;
4. 對(duì)接TI/MPS/Renesas等供應(yīng)商,推動(dòng)定制化開發(fā)
5. 產(chǎn)品試產(chǎn)階段issue debug,問題澄清及攔截手段
6. 主導(dǎo)硬件相關(guān)客戶技術(shù)支持
任職要求:
1. 本科及以上學(xué)歷,電氣工程/電子信息/計(jì)算機(jī)應(yīng)用等相關(guān)專業(yè)
2. 8年以上服務(wù)器主板相關(guān)硬件設(shè)計(jì)經(jīng)驗(yàn),至少主導(dǎo)過 3代內(nèi)存接口設(shè)計(jì)(DDR4/DDR5/LPDDR5);
3. 精通:Cadence/Allegro 原理圖與PCB設(shè)計(jì)、信號(hào)完整性分析(HyperLynx/Sigrity)、硬件調(diào)試工具(示波器、邏輯分析儀);
4. 有大型數(shù)據(jù)中心服務(wù)器項(xiàng)目 量產(chǎn)經(jīng)驗(yàn),熟悉 CPLD/FPGA開發(fā)(Verilog/VHDL)
5. 掌握 電源完整性優(yōu)化(PDN設(shè)計(jì)、多相Buck調(diào)優(yōu))
6. 具備出色的硬件問題定位能力(從信號(hào)到系統(tǒng)級(jí))和強(qiáng)烈的質(zhì)量意識(shí)(DFM/DFT)
7. 英語技術(shù)文檔讀寫能力(CET-6)