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工作職責(zé)： 1. 定義通信芯片規(guī)格和SOC架構(gòu)、基于算法模型的規(guī)格及架構(gòu)定義； 2. 負(fù)責(zé)SOC芯片/子系統(tǒng)的架構(gòu)設(shè)計(jì)，包括需求分析、規(guī)格確認(rèn)、性能調(diào)優(yōu)等工作； 3. SOC系統(tǒng)設(shè)計(jì)和集成中技術(shù)難題攻克及技術(shù)突破，不限于系統(tǒng)級模塊級仿真及驗(yàn)證、RTL實(shí)現(xiàn)、FPGA驗(yàn)證及芯片測試等研發(fā)任務(wù)； 4. 根據(jù)產(chǎn)品需求評估和優(yōu)化芯片的性能、面積和功耗； 5. 指導(dǎo)團(tuán)隊(duì)完成功能開發(fā)和驗(yàn)證、時序優(yōu)化、post-silicon的測試、產(chǎn)品的應(yīng)用導(dǎo)入和量產(chǎn)維護(hù) 。 任職要求： 1. 主持完成過大型芯片的需求，規(guī)格，設(shè)計(jì)，驗(yàn)證和維護(hù)等工作，具備chiplevel負(fù)責(zé)人主導(dǎo)芯片項(xiàng)目流片經(jīng)驗(yàn)； 2. 熟悉通信協(xié)議及通信芯片設(shè)計(jì)、生產(chǎn)、質(zhì)量控制、可靠性等相關(guān)知識，具有CAT1/Redcap產(chǎn)品開發(fā)經(jīng)驗(yàn)者優(yōu)先； 3. 熟悉ASIC開發(fā)流程，理解ASIC開發(fā)各階段的關(guān)鍵設(shè)計(jì)活動和監(jiān)控點(diǎn)，善于識別風(fēng)險并規(guī)避風(fēng)險； 4. 熟悉SOC架構(gòu)和頂層接口，能夠根據(jù)設(shè)計(jì)Spec進(jìn)行IP評估、設(shè)計(jì)實(shí)現(xiàn)以及頂層集成； 5. 有PCIe、USB、DDR、RSIC-V CPU、AMBA系列總線開發(fā)經(jīng)驗(yàn)者優(yōu)先； 6. 具備較強(qiáng)問題分析及推動能力，技術(shù)方法論創(chuàng)新能力； 7. 具備成熟的項(xiàng)目統(tǒng)籌及風(fēng)險預(yù)判能力，團(tuán)隊(duì)協(xié)作經(jīng)驗(yàn)優(yōu)秀，具備較強(qiáng)的耐力及毅力; 8. 微電子與固體電子學(xué)，電子科學(xué)與技術(shù)，通信工程等相關(guān)專業(yè)； 9. 熟練掌握Verilog語言編程及芯片產(chǎn)品軟硬件開發(fā)流程，從事過ASIC設(shè)計(jì)驗(yàn)證。