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崗位優(yōu)勢：
薪資可談，晉升空間大，各項福利待遇好，公司氛圍好，有發(fā)展前景


崗位職責

負責芯片設計項目中SOC、關鍵模塊、子系統(tǒng)的邏輯綜合、時序優(yōu)化和功耗面積初步收斂工作，確保交付高質(zhì)量、滿足PPA目標的門級網(wǎng)表，為后端物理設計奠定堅實基礎。持續(xù)優(yōu)化綜合流程與方法學，提升效率和質(zhì)量。



任職要求

1. 存儲行業(yè)5年以上相關工作經(jīng)驗，985/211本科及以上學歷；

2. 具有在芯片開發(fā)項目中實際承擔過DC,Lint, CDC, Formality, VCLP, PTPX, UPF的項目經(jīng)驗；

3. 精通TCL，Python，Make，Shell等編程語言；

4. 具有Design Constraint, Timing Exception, async path constraint等項目經(jīng)驗；

5. 具有和Design Service合作經(jīng)驗、對Clock Jitter，signal pulse width分析、對soc功耗估計（項目初期功耗估計、項目中期功耗估計、流片前功耗評估）、對die size分析具有實際項目經(jīng)驗；

6. 具有SMIC 28nm及以上工藝的流片和量產(chǎn)經(jīng)驗優(yōu)先。