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工作描述：
1. 開發(fā)與維護(hù)SoC中相關(guān)的系統(tǒng)/子系統(tǒng)/IP驗(yàn)證環(huán)境，包括總線/外部接口/內(nèi)核/顯示/PCIe/DDR/系統(tǒng)管理等模塊或功能。
2. 創(chuàng)建并執(zhí)行上述環(huán)境的驗(yàn)證計劃(test plan）。
3. 開發(fā)/調(diào)試/維護(hù)上述驗(yàn)證環(huán)境的用例(test case)，包括直接用例(direct case)和隨機(jī)用例(random case)。
4. 開發(fā)/調(diào)試/維護(hù)上述驗(yàn)證環(huán)境的驗(yàn)證組件，包括驅(qū)動器(driver)， 監(jiān)視器(monitor)，參考模型(reference model)，檢查器(scoreboard/checker)和斷言(assertion)等。
5. 編寫并實(shí)現(xiàn)覆蓋率計劃(coverage plan)，分析并收斂覆蓋率報告(coverage report)。
6. 支持回歸(regression)的調(diào)試(debug)，故障定位(bug root cause)和收斂(converge)。
7. 支持SoC/子系統(tǒng)的集成(integration)。
崗位要求：
1. 計算機(jī)/電子工程/微電子相關(guān)專業(yè)，碩士2年以上，或者本科5年以上相關(guān)工作經(jīng)驗(yàn)。
2. 熟悉驗(yàn)證方法學(xué)，例如UVM的各環(huán)節(jié)和流程。
3. 有SoC/IP的驗(yàn)證經(jīng)驗(yàn)，有相關(guān)功能/模塊經(jīng)驗(yàn)的優(yōu)先考慮。
4. 精通或者熟悉Verilog，System Verilog，System C，C， C++等語言。
5. 熟悉Ruby/Perl/Makefile/Shell/Tcl之類的工具及腳本語言。
6. 有良好的分析問題，解決問題的能力。
7. 工作積極主動，有良好的溝通和協(xié)作能力。