職位描述
電路設(shè)計(jì)驅(qū)動(dòng)開發(fā)VerilogVHDLRTL設(shè)計(jì)仿真調(diào)試頻譜儀單板開發(fā)電子設(shè)備制造通信/網(wǎng)絡(luò)設(shè)備電子/半導(dǎo)體/集成電路
1、大學(xué)本科及以上學(xué)歷，數(shù)字電路設(shè)計(jì)相關(guān)專業(yè)畢業(yè)或有相關(guān)從業(yè)經(jīng)驗(yàn)，具有扎實(shí)的數(shù)字電路和模擬電路理論基礎(chǔ)；
2、精通數(shù)字電路設(shè)計(jì)，具備xilinx平臺(tái)FPGA(A7、K7、V7系列)開發(fā)經(jīng)驗(yàn)，能夠熟練使用Verilog/vhdl語言編寫FPGA代碼；
3、熟悉vivado、ise、Modelsim等仿真調(diào)試軟件,善于邏輯編寫和時(shí)序分析；
4、負(fù)責(zé)FPGA程序的版本管理、文檔編寫;
5、熟悉基于FPGA的數(shù)字預(yù)處理軟件設(shè)計(jì)，了解常用接口的驅(qū)動(dòng)設(shè)計(jì)，負(fù)責(zé)硬件產(chǎn)品中FPGA器件的邏輯和相關(guān)的驅(qū)動(dòng)程序的開發(fā)；
6、有高速ADC及DAC開發(fā)經(jīng)驗(yàn)者優(yōu)先
7.性格開朗，思路清晰，表達(dá)清晰，善于技術(shù)交流，具備良好的文檔習(xí)慣。
福利待遇：
五險(xiǎn)一金；帶薪休假；周期性團(tuán)建
上班時(shí)間：
8:30至17:30
職位福利：五險(xiǎn)一金、周末雙休、帶薪年假
職位亮點(diǎn)：五險(xiǎn)一金；帶薪休假；周期性團(tuán)建
獎(jiǎng)金績(jī)效
年底雙薪
工作地點(diǎn)
南京秦淮區(qū)正陽大廈501
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