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主要職責(zé)：
1.與IC設(shè)計(jì)團(tuán)隊(duì)合作，提供DFT(Design For Test/可測(cè)性設(shè)計(jì))實(shí)施的方法學(xué)支持；
2.通過(guò)設(shè)計(jì)高效的測(cè)試向量和測(cè)試模式，確保芯片中的缺陷能夠被檢測(cè)出來(lái)；提高測(cè)試效率；
3.通過(guò)DFT技術(shù)檢測(cè)并剔除有缺陷的芯片，確保交付的產(chǎn)品質(zhì)量；
4.RTL仿真；
任職要求:
--以下是必備要求：
1.計(jì)算機(jī)/電子信息工程或相關(guān)領(lǐng)域，本科及以上學(xué)歷,有IC項(xiàng)目/IC行業(yè)工作經(jīng)驗(yàn)；
2.熟悉Python或perl或其他腳本語(yǔ)言；熟悉verilog；掌握makefile配置；
3.熟悉RTL代碼（verilog），熟悉常用的EDA工具（仿真驗(yàn)證平臺(tái)：Synopsys，Mentor ，MATLAB）
4.具備認(rèn)真細(xì)致的工作態(tài)度，對(duì)測(cè)試技術(shù)充滿(mǎn)好奇心，勇于承擔(dān)責(zé)任，樂(lè)于幫助同事
DV驗(yàn)證：
工作內(nèi)容：
負(fù)責(zé)芯片驗(yàn)證相關(guān)工作，負(fù)責(zé)tool和flow的開(kāi)發(fā)和維護(hù)；
崗位要求：
1.熟練掌握verilog/system Verilog/C/C++；有verilog較好的編程能力（verilog代碼寫(xiě)過(guò)千行以上）
2.熟悉常用腳本語(yǔ)言Python/Perl等；
3.有CDC跨時(shí)鐘域相關(guān)經(jīng)驗(yàn)
4.具備驗(yàn)證相關(guān)工作經(jīng)驗(yàn)優(yōu)先
5.【2025年應(yīng)屆碩士】，專(zhuān)業(yè)數(shù)字電路相關(guān)專(zhuān)業(yè)優(yōu)先，通過(guò)CET4或以上，或有同等英語(yǔ)能力證書(shū)
6.【往屆本科畢業(yè)】，需要有【UVM/SV】等經(jīng)驗(yàn)
畢業(yè)設(shè)計(jì)：關(guān)于數(shù)字電路相關(guān)的課題加分