職責描述: 應聘者需要與版圖團隊成員一起完成Si/Ge和CMOS工藝下高速/模擬電路的模塊或者頂層版圖設計。同時與模擬電路設計工程師緊密合作,優(yōu)化版圖的布局以獲得最佳性能。
任職要求:
1. 電氣工程專業(yè)本科及以上學歷
2. 熟練掌握Cadence Virtuoso, Mentor Calibre / Assura 作為設計、驗證工具 (能編寫skill/assura/calibre腳本者優(yōu)先考慮);
3. 有在節(jié)點0.18um的 Si/Ge 或CMOS的布局布線經驗。(有頂層設計流片經驗者優(yōu)先考慮); 4. 熟練應用fab提供的文檔進行LVS、DRC、ERC、ANT、XRC等驗證;
5. 了解基礎電路概念、半導體器件物理、信號處理和控制理論;
6. 熟練使用計算機,工程工作站,能用英文口頭和書面溝通,能與客戶/同事溝通,能適應快節(jié)奏和有壓力的工作環(huán)境。
7. 接受有版圖培訓經驗者或應屆生