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崗位職責(zé)：1、負責(zé)FPGA邏輯功能模塊的設(shè)計、編碼(Verilog/VHDL)與仿真驗證，根據(jù)系統(tǒng)設(shè)計架構(gòu)，輔助設(shè)計整機工作流程，完成從需求分析到代碼實現(xiàn)的完整開發(fā)流程;
2、組織、配合工程師完成 FPGA 模塊開發(fā)、子模塊整合、仿真、調(diào)試工作；
3、根據(jù)整機成本、性能要求進行整體優(yōu)化設(shè)計；
4、根據(jù) FPGA 開發(fā)流程補充完善現(xiàn)有文檔體系，編寫設(shè)計文檔、測試報告及接口協(xié)議等文檔，確保代碼可維護性。
任職要求：1、本科及以上學(xué)歷，電子、通信、信號處理相關(guān)專業(yè)優(yōu)先；
2、有信號源、頻譜儀、矢網(wǎng)的研發(fā)經(jīng)驗優(yōu)先；
3、熟悉常見的信號處理算法，熟練使用MATLAB，具備MATLAB和FPGA聯(lián)合仿真的能力;
4、熟悉常用IP（CIC，F(xiàn)FT，F(xiàn)IR，CORDIC等）
5、接口開發(fā)經(jīng)驗:至少具備以下一種接口的獨立開發(fā)經(jīng)驗:
A、高速SerDes(GTX/GTH、JESD204B)
B、存儲接口(DDR3/DDR4控制器、QDR)
C、通信協(xié)議(aurora、PCle、Ethernet)
熟悉相關(guān)協(xié)議標(biāo)準(zhǔn)與時序約束方法；
6、具備FPGA時序收斂經(jīng)驗，能通過約束文件(XDC/
SDC)和代碼優(yōu)化解決時序違例問題。熟悉邏輯資源(LUT/BRAM/DSP)利用率分析與功耗評估。
7、具備良好的問題定位與調(diào)試能力，能熟練使用邏輯分析儀、示波器等工具；
8、工作嚴謹，具備團隊協(xié)作意識，能承擔(dān)一定強度的技術(shù)攻關(guān)任務(wù)，前期任職經(jīng)歷穩(wěn)定。