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更新于 8月17日
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舉報(bào)

FPGA 軟件高級(jí)工程師

1.1-2.2萬(wàn)

職位描述

VHDLVerilog HDL
崗位職責(zé)：
1、負(fù)責(zé) FPGA 硬件描述語(yǔ)言（Verilog/VHDL）軟件開發(fā)及算法實(shí)現(xiàn)；
2、參與 FPGA 系統(tǒng)調(diào)試，協(xié)助定位代碼問題，配合硬件團(tuán)隊(duì)完成單板及系統(tǒng)聯(lián)調(diào)；
3、 撰寫并維護(hù)項(xiàng)目文檔，負(fù)責(zé) FPGA 代碼及工程的迭代優(yōu)化。
任職要求：
1、本科及以上學(xué)歷，計(jì)算機(jī)、數(shù)學(xué)、通訊等相關(guān)專業(yè)；
2、熟悉 Xilinx 系列 FPGA 開發(fā)流程，熟練使用 Verilog/VHDL 進(jìn)行邏輯設(shè)計(jì)；
3、具備 2 年以上 FPGA 軟件開發(fā)經(jīng)驗(yàn)，有檢波、濾波、波形重構(gòu)等算法開發(fā)經(jīng)驗(yàn)者優(yōu)先；
4、熟悉 FPGA 時(shí)序約束、IP 核集成及系統(tǒng)級(jí)調(diào)試方法；
5、較強(qiáng)的問題分析能力、自學(xué)能力及團(tuán)隊(duì)協(xié)作能力，良好的文檔與溝通能力。

工作地點(diǎn)

洛陽(yáng)澗西區(qū)國(guó)宏科創(chuàng)產(chǎn)業(yè)社區(qū)

職位發(fā)布者

謝露露/人事經(jīng)理

當(dāng)前在線
立即溝通